双增益脉冲动态范围扩展技术，突破“芯”的限制！

介绍

       微弱信号的获取质量由底层数据采集系统可达到的动态范围决定，而市售的模数转换器(adc)对此有瓶颈。具有DC耦合前端工作速度为每秒2Gsample (GSPS)的全带宽ADC通常提供大约9位有效位数(ENOB)。本文提出的脉冲检测范围扩展(PDRX)方法有助于将动态范围提高3位。        一种行之有效的方法是通过具有不同增益设置的两个通道获取输入信号。高增益通道用于放大和捕获输入信号的低幅值部分，而低增益通道用于捕获满量程输入信号而不引起饱和。然后在板FPGA内部应用数字增益，并将改进后的ENOB组合后输出。

挑战和方法

       双增益方法中使用的信号分路会引起反射和振铃。这些伪信号与目标信号叠加在一起，可能会部分扭曲甚至完全“隐藏”实际信号。通过在板内集成信号分配器，可以将这些负面影响降到最低。使用能够在不到一个时钟周期内从超量程情况恢复的ADC也是至关重要的。对数字化后的数据进行后台校准，跟踪增益匹配。        随着以前未检测到的信号被发现，动态范围的增加带来了新的挑战。其中一个例子是由阻抗失配引起的信号反射，比如在飞行时间质谱应用中就可能被错误地解释为离子(如下图)。这一问题和其他挑战我们将通过板载实时数字信号处理(DSP)来解决，用于管理数字化仪(均衡器)的反射，探测器(回波消除器)的反射，模式噪声抑制和交流耦合探测器的基线漂移补偿。

 

更多优势

附加板载FPGA实时数字信号处理，包括:

•        数字基线稳定器(DBS)，用于精确的温度补偿基线，作为确定峰值高度的稳定参考。
•        脉冲检测固件(FWPD)用于数据压缩为FPGA中的峰值列表。
•        先进的时域固件(FWATD)，用于在FPGA中通过阈值和平均波形来抑制噪声。

       板载fpga的使用至关重要，因为它可以对原始数据流进行操作，并执行重要的预处理和数据缩减。它们提供了高度的并行性，不过计算资源(如乘法累加(MAC)单元)是有限的，这有时是一个局限。比如快速傅里叶变换(FFT)，在板载FPGA中实现长FFT(尤其具有许多frequency bins)可能具有挑战性。        这些设备通常使用硬件描述语言(hdl)编程，例如VHDL或Verilog，尽管也可以使用所谓的高级合成(HLS)。如果没有板载fpga，就不可能调整原始数据速率以适应到主机PC的数据链路的容量。一般来说，在FPGA中执行尽可能多的预处理和数据缩减是有益的，并且也可以将部分处理放在GPU中进行后处理。         数字化仪还支持Peer to Peer(P2P)直接传输到GPU进行后处理。与需要通过主机PC的RAM复制数据的传统解决方案相比，P2P提供了巨大的优势。有了P2P, CPU和RAM都可以用于其他任务，数据可以以7GByte /s的速率在数字化仪和GPU之间直接传输。         另外，并非所有系统都需要实时/快速数据处理。实验类的需求，比如机载激光雷达或雷达系统、电磁信号侦察等，进行长途飞行以覆盖大面积的地理区域。在这些系统中，实时处理信号并不重要，而是需要将大量的原始实验数据记录并存储，以供后续的离线处理和分析或者重构。       传统的高速存储/记录可实现的性能在很大程度上取决于系统和主机PC的工作负载。传输速率可能变化很大，因此解决方案不是很健壮。对于这种类型的系统，速率通常限制在1到4 GByte/s之间。基于Peer to Peer(P2P)技术，我们可以实现数字化仪和存储板直接直接数据传输，不经过上位机CPU和内存，保障了长时间的传输稳定性。