最近用FPGA在做一个mii接口的收发程序，遇到一个问题
迪丽瓦拉
2025-03-21 19:36:15
0次
最近用FPGA在做一个mii接口的收发程序，遇到一个问题
你好，能问你一下关于MII接口的问题吗？我现在在做FPGA 的UDP的通信。迹悉这个MII management 如何判断上一个 operation已经结束了呢？operation 比如read或迅局者write或者scan status等亩州让。
这个问题很可能是时序的问题，有以下两个可能：
1、FPGA的输出方向，输出延时output delay在有无signal tap ii时发生变化，造成MII时钟和数据的相位关系改变，或者说开始对方芯片时钟可以采到正确的数据，但output delay变化后时钟采不到正确的数据。
2、时钟频率约束。增加MII时钟频率约束。由于MII的册梁拍时钟仅为25M，现在绝大多数FPGA可以轻松超过这个频率，所以这个因素可能性不大。
另外可以试州羡试Quartus II的设定：
Assignment —> Settings —> Compilation proecess settings —>渣手
勾选
perform physical synthesis on combinational logic
perform register duplication
你好，能问你一下关于MII接口的问题吗？我现在在做FPGA 的UDP的通信。迹悉这个MII management 如何判断上一个 operation已经结束了呢？operation 比如read或迅局者write或者scan status等亩州让。
这个问题很可能是时序的问题，有以下两个可能：
1、FPGA的输出方向，输出延时output delay在有无signal tap ii时发生变化，造成MII时钟和数据的相位关系改变，或者说开始对方芯片时钟可以采到正确的数据，但output delay变化后时钟采不到正确的数据。
2、时钟频率约束。增加MII时钟频率约束。由于MII的册梁拍时钟仅为25M，现在绝大多数FPGA可以轻松超过这个频率，所以这个因素可能性不大。
另外可以试州羡试Quartus II的设定：
Assignment —> Settings —> Compilation proecess settings —>渣手
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